Xilinx FPGA の FF まわり - Ryuz's tech blog

はじめに

FPGA は各社しばし同期リセット推奨だったと記憶していますが、FF周にはいろいろ機能がついてます。

KV260 (Zynq UltraScale+ MPSoC) 用の合成結果の中身を覗いてみたのでメモです。

普通に書いてみる

私が普段よく書く書き方が下記のような感じです。

module test(
            input   var logic               reset       ,
            input   var logic               clk         ,
            input   var logic               cke         ,
            input   var logic               din         ,
            output  var logic               dout        
        );

    always_ff @(posedge clk) begin
        if ( reset ) begin
            dout <= 1'b0;
        end
        else if ( cke ) begin
            dout <= din;
        end
    end

endmodule

これを合成してみると

このように無駄なく各FFの機能への接続が推論されました。

リセットをクロックイネーブルの中に入れてみる

今度は下記のように、リセットをクロックイネーブルの if の中に入れてみます。

module test(
            input   var logic               reset       ,
            input   var logic               clk         ,
            input   var logic               cke         ,
            input   var logic               din         ,
            output  var logic               dout        
        );

    always_ff @(posedge clk) begin
        if ( cke ) begin
            if ( reset ) begin
                dout <= 1'b0;
            end
            else begin
                dout <= din;
            end
        end
    end

endmodule